Témoignages

Ludovic MIRANDA, Ingénieur designer physique

Formation

PeiP à Nice Sophia
Cycle Ingénieur Polytech Nice Sophia, Electronique, option Conception de Circuits et Systèmes, promotion 2015

Entreprise/Collectivité

Amesys Bull (Atos) - Sophia Antipolis

Description du poste

Amesys est une société de services spécialiste dans la conception et l'intégration des systèmes critiques de haute technologie. Elle a été intégrée en 2010 au sein du groupe Bull, leader du Big-Data, de l'HPC (High-Performance Computing) et de la cybersécurité. Depuis Janvier 2014, les deux entités ont été intégrées dans le groupe Atos.Actuellement, le nouveau défi de l'entreprise: Bull exascale, est de créer une nouvelle génération de supercalculateurs ayant une puissance de calcul de l'ordre de l'exaflops : plus de 10^18 opérations par seconde. Ce genre d'avancée permet par exemple de faire des simulations météorologiques de plus en plus précises (l'un des principaux clients de Bull étant Météo France). La performance des applications Exascale nécessite un parallélisme massif. Bull intègre alors le réseau Bull Exascale Interconnect (BXI), deux ASIC qui révolutionnent le traitement des échanges de données en libérant les processeurs de toutes les tâches de communications. C'est à ce niveau-là qu'intervient mon travail.

 

Travail au quotidien

Intégré au sein des équipes de R&D, je travaille sur le développement des ASIC (Application Specific Integrated Circuit) de l'interconnect BXI. J'interviens plus particulièrement sur la partie backend, c'est-à-dire, la partie physique du chip. Je suis en charge du design physique de plusieurs sous-blocs. Le design physique consiste à réaliser le placement de toutes les cellules électroniques de bases (AND, NAND,NOR ...) à l'intérieur de l'ASIC. Une fois la description fonctionnelle du bloc terminée, réalisée par les équipes de design logique (frontend), je reçois un fichier appelé netlist, listant toutes les cellules nécessaires à la réalisation des fonctions logiques, et décrivant également comment elles sont connectées. A partir de là, en utilisant des outils développés notamment par Synopsys, je place les cellules dans le design de telle sorte que celles-ci respectent une contrainte de surface préalablement définie. Il faut également faire un placement qui respecte des conditions de timing, c'est-à-dire que pour traverser une succession de cellules, un signal ne doit pas être trop lent ni trop rapide. Il peut arriver que parfois il m'est impossible de respecter toutes les contraintes, dans ce cas je peux demander aux designers logiques de revoir l'implémentation de la fonction logique pour utiliser moins de cellules par exemple. Une fois cela fait, l'étape de routage commence. De même, en utilisant des outils puissants, il faut créer toutes les pistes de métal qui vont relier entre elles les cellules logiques pour que les signaux puissent physiquement se propager. Au cours de cette étape, il y a des règles que l'on doit respecter, comme le non chevauchement de deux pistes pour éviter tout court-circuit. De plus, il faut également faire attention que l'outil ne modifie pas toutes les optimisations faites précédemment. Enfin, une fois que toutes les vérifications ont été réalisées, le chip est prêt à partir en fabrication.C'est un métier passionnant, car il me permet de relever les défis technologiques liés à "l'ultra grand" (Big-Data, HPC ...) en utilisant "l'ultra petit" (technologie de l'ordre du nanomètre). Qui plus est, de travailler au plus bas de l'échelle électronique, permet de réellement comprendre comment un système fonctionne. C'est donc un métier qui permet de couvrir plusieurs domaines d'applications allant de la physique des semi-conducteurs au développement des fonctions logiques. De fait, les évolutions de carrières sont nombreuses et couvrent un large panel de compétences.